ciao.
come funziona il line fill della L2 del PIV.
Ho letto che le linee sono da 256 byte e ci vogliono 2 clock perchè si lavora doppio fronte.
Come fa? il parallelismo del bus è 256bit? e se si...solo per quanto riguarda la cache uso questo parallelismo?

grazie per l'attenzione

Ciao e benvenuto,
Ho fatto una ricerca ma non ho trovato nulla che spiegasse così in dettaglio l'architettura del pentium4
Se riesci a indicarmi il documento dove hai letto queste informazioni posso cercare di darti una mano

" The P4 uses a 128-byte L2 cache line size, compared with a 64-byte line size in the Athlon cache. So even though the P4's L2 cache can be accessed by the internal microarchitecture in more manageable 32-byte chunks, the chip retrieves and writes 128 bytes at a time from the external memory subsystem for cache line-fill and write-back operations.

With multimedia and streaming code, this is desirable, as the application is certain to read or write all 128 bytes in succession. But with branchy integer-based productivity applications, it's possible that only a small number of bytes from a full cache line fill would be needed before branching to another location. Thus the latency required to access random memory locations and the time to transfer 128 successive bytes fully could be a performance detriment, making cache line utilization lower than desired in these cases."

ho trovato questo qui e là su internet...