AMIGAAAAAA!!!!!

[Superbox]

Mi sono un po' perso dopo l'ultima ondata di post... però queste OTTO tmu mi fanno pensare...

Volevo perciò richiamare l'attenzione, ancora una volta, su questa affermazione:

there ARE 4 pixel pipelines on a v5. there are 2 per vsa. all they have to be is enabled

Qui fa riferimento a 4 pipeline, 2 per VSA, dicendo che ci sono e devono solo essere abilitate. In altre parole, è sottinteso che quelle sfruttate ora siano 2 (pipeline, non TMU), e che i nuovi drivers ne abiliteranno altre 2 (pipeline, non TMU).
Dando per assodato che abbiamo 1 pipeline per TMU (discorso mpixel = mtexel), con i nuovi drivers dovremmo ritrovarci con 2 pipeline e 2 TMU in più (totali, non per ogni chip).
O no?

L'ipotesi delle 8 TMU (2 per ogni pipeline) sta a questo punto in piedi solo se, già adesso, avremmo 2 tmu per pipeline (ma mpixel e mtexel ora coincidono, quindi lo escluderei)!

Voi che ne dite?

[Superbox]

A suffragio della mia ultima affermazione (avremo 2 pipeline in più, con 1 tmu ciascuna, per un totale di 4 pipeline e 4 tmu totali), quoto amiga:

Ultime notizie... LE TMU sono 2 in ogni chip ... quiondi la voodoo4 4500 ne ha 2 la voodoo5 5500 ne ha quattro (2 x ogni processore).
Sembra che verranno utilizzate per simulare n. 4 tessiture in un'unica passata quasi come le radeon LOL... Speriamo bene

Le 4 tessiture, se non sbaglio, si fanno con le 4 pipeline...
Confermate?

[Eraser]

non ci sto capendo + niente....

[mikepedo]

FERMI TUTTI! CHE CONFUSIONE!
RAgioniamo in un solo chip.
Ci sono 2 pipeline visto che i transistor sono solo 14 milioni.
Le 4 pipeline sono praticamente da escludere.
Le TMU ora sono 1 per pipeline.
I futuri driver ne aggiungono una per pipeline, in modo che il fill rate finale sarà 667 MPixel/s e 1333 MTexel/s
Capito ora???

[PredatorXP]

no

[Eraser]

FERMI TUTTI! CHE CONFUSIONE!
RAgioniamo in un solo chip.
Ci sono 2 pipeline visto che i transistor sono solo 14 milioni.
Le 4 pipeline sono praticamente da escludere.
Le TMU ora sono 1 per pipeline.
I futuri driver ne aggiungono una per pipeline, in modo che il fill rate finale sarà 667 MPixel/s e 1333 MTexel/s
Capito ora???

i drivers non ne aggiungono 1 x pipeline.....ne sfruttano una che prima non si sapeva esistesse...mi sembra + corretto

[Superbox]

FERMI TUTTI! CHE CONFUSIONE!
RAgioniamo in un solo chip.
Ci sono 2 pipeline visto che i transistor sono solo 14 milioni.

Non potrebbe essercene una sola, di pipeline, per chip?

Secondo me così i conti tornano...

[Superbox]

Meglio se preciso:
non può essere che le pipeline del chip siano 2, ma solo una di queste era stata sfruttata finora?

Io nuovi drivers ne abilitirebbero l'altra, così da poter usufruire di 4 pipeline totali (e quindi anche 4 TMU)...

[Milotto]

Ragazzi la cosa è più semplice di quanto pensate: ciascun VSA100 ha 2 pipeline di rendering , ciascuna pipeline di rendering ha 2 TMU (sino ad ora era attiva una sola TMU delle 2 disponibili)....
Quindi se avete una V5 avete 2 VSA 100 , 4 pipeline ed 8 TMU (delle quali solo 4 erano attive)
Leggete gli articoli che vi ho indicato...

[Superbox]

Leggete gli articoli che vi ho indicato...

Ok. Chiedo venia.
Prima leggere, poi parlare...

Dagli articoli segnalati da Milotto infatti si legge:

    VSA-100 General Characteristics
- 2 rendering pipelines with 2 texturing blocks each (it's a moot point: there is an opinion that each pipeline has only one texturing block).

Scusa, Milotto, se non gli ho dato un occhiata prima...